C-slowing
C-slow retimingは、デジタル回路のスループットを向上させるためにリタイミングと組み合わせて使用される手法です。回路内の各レジスタは、Cレジスタのセット（直列）に置き換えられます。これにより、新しい回路に元の回路のCコピーが含まれているかのように、C個の独立したスレッドを持つ回路が作成されます。元の回路の1回の計算には、新しい回路で計算するのにC倍のクロックサイクルが必要です。単独でC-減速は増加待ち時間が、スループットは同じままです。
レジスタの数を増やすと、回路のクロック周期を短縮するためのリタイミングによる回路の最適化が可能になります。最良の場合、クロック周期はCの係数で減らすことができます。回路のクロック周期を短くすると、レイテンシが減少し、スループットが向上します。したがって、マルチスレッド化可能な計算の場合、Cスローイングとリタイミングを組み合わせることで、回路のスループットを向上させることができます。レイテンシーはほとんど、または最良の場合は増加しません。
FPGAにはレジスタが比較的豊富にあるため、この手法は通常、FPGAで実装された回路に適用されます。
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