DDR5_SDRAM
はDDR5SDRAMについてです。DDR3に基づくグラフィックスDDR5については、GDDR5SDRAMを参照して
ダブルデータレート5同期ダイナミックランダムアクセスメモリ（DDR5 SDRAM）は、同期ダイナミックランダムアクセスメモリの一種です。DDR5は、その前身であるDDR4 SDRAMと比較して、帯域幅を2倍にしながら、消費電力を削減することが計画されています。元々2018年を対象としていた標準は、2020年7月14日にリリースされました。 DDR5 SDRAM ダブルデータレート5同期ダイナミックランダムアクセスメモリ
RAMの種類
デベロッパー JEDEC タイプ
同期ダイナミックランダムアクセスメモリ
世代第5世代 発売日
2020年7月14日 （2020-07-14）
基準
DDR5-4800（PC5-38400）
DDR5-7200（PC5-57600）
中間の転送速度が存在します
クロックレート
2400〜3600 MHz
転送速度
5ギガ転送/秒の大きさで
電圧
公称1.1V（実際のレベルはモジュール上のレギュレーターによって調整されます）
前任者 DDR4 SDRAM 後継 DDR6 SDRAM デシジョンフィードバックイコライゼーション（DFE）と呼ばれる新機能により、I / O速度のスケーラビリティが可能になり、帯域幅とパフォーマンスが向上します。DDR5は、その前身であるDDR4よりも多くの帯域幅をサポートしており、毎秒4.8ギガビットが可能ですが、発売時には出荷されません。 DDR5は、DDR4およびDDR3とほぼ同じレイテンシーを持ちます。 DDR5は、最大DIMM容量を64GBから256GBに4倍にします。 DDR5もDDR4よりも高い周波数を持ちます。
Rambusは、 2017年9月に動作するDDR5DIMMを発表しました。 2018年11月15日、SKHynixは最初のDDR5RAMチップの完成を発表しました。1.1Vで5200MT / sで動作します。 2019年2月、SKHynixは6400MT / sチップを発表しました。これは、暫定DDR5規格で指定されている最高速度です。一部の企業は、2019年末までに最初の製品を市場に投入することを計画していました。世界初のDDR5 DRAMチップは、2020年10月6日にSKハイニックスによって正式に発売されました。
ラップトップとスマートフォンを対象とした別のJEDEC標準LPDDR5 （低電力ダブルデータレート5）は、2019年2月にリリースされました。
DDR4と比較して、DDR5はメモリ電圧をさらに1.1 Vに低減し、消費電力を削減します。DDR5モジュールは、より高速に到達するためにオンボード電圧レギュレータを組み込むことができます。ただし、これによりコストが増加するため、サーバーグレードおよび場合によってはハイエンドのコンシューマーモジュールにのみ実装することが期待されます。 DDR5は、 モジュールあたり51.2 GB / sの速度と、モジュールあたり2つのメモリチャネルをサポートします。
現在DDR4を使用しているほとんどのユースケースは、最終的にDDR5に移行することが一般的に予想されます。
2021年8月、Samsungは512 GB 7200 MHz RAMDIMMを発表しました。
コンテンツ
1 DIMMとメモリチップ
2 手術
2.1 コマンドエンコーディング
3 サポート
3.1 インテル 3.2 AMD
4 参考文献
5 外部リンク
DIMMとメモリチップ
以前のSDRAM世代では、メモリチップとパッシブワイヤリング（および小さなシリアルプレゼンス検出ROM）で構成されるバッファなしDIMMが許可されていましたが、DDR5 DIMMには追加のアクティブ回路が必要であり、DIMMへのインターフェイスはRAMチップ自体へのインターフェイスとは異なります。
DDR5 DIMMには、12Vのバルク電源と3.3Vの管理インターフェイス電源が供給され 、オンボード回路（電源管理集積回路および関連するパッシブコンポーネント）を使用して低電圧に変換しますメモリチップに必要です。使用場所に近い最終的な電圧レギュレーションは、より安定した電力を提供し、CPU電源用の電圧レギュレータモジュールの開発を反映しています。
DDR4とは異なり、すべてのDDR5 DIMMにはECCが搭載されており、CPUにデータを送信する前にエラーが検出および修正されます。ただし、これは、RAMモジュールに追加のデータ補正チップを備えた真のECCメモリとは異なります。DDR5のオンダイエラー訂正は、信頼性を向上させ、各RAMチップの不良率を下げながらRAMチップを高密度化できるようにすることです。非ECCおよびECCDDR5DIMMバリアントはまだ存在します。ECCバリアントには、エラー検出データを送信するための追加のデータラインがCPUにあり、CPUが転送中に発生したエラーを検出して修正できるようにします。
各DIMMには2つの独立したチャネルが以前のSDRAM世代には64または72（非ECC / ECC）データラインを制御する1つのCA（コマンド/アドレス）バスがありましたが、各DDR5 DIMMにはそれぞれ32または40（非ECC / ECC）データラインを制御する2つのCAバスが合計64または80のデータライン。この4バイトのバス幅に16の2倍の最小バースト長を掛けると、64バイトの最小アクセスサイズが維持されます。これは、 x86マイクロプロセッサで使用されるキャッシュラインサイズと一致します。
手術
標準のDDR5メモリ速度は、1秒あたり4800〜6400百万転送（PC5-38400〜PC5-51200）の範囲です。前の世代で起こったように、より高速が後で追加される可能性が
DDR4 SDRAMと比較して、最小バースト長は2倍の16になり、8回の転送後に「バーストチョップ」のオプションがアドレス指定範囲も次のようにわずかに拡張されます。
チップIDビットの数は3のままで、最大8つのスタックチップを使用できます。
3番目のバンクグループビット（BG2）が追加され、最大8つのバンクグループが可能になりました。
銀行グループあたりの銀行の最大数は4のままです。
行アドレスビットの数は17のままで、最大128K行です。
もう1つの列アドレスビット（C10）が追加され、×4チップで最大8192列（1 KBページ）が可能になります。
最下位の3列のアドレスビット（C0、C1、C2）が削除されます。すべての読み取りと書き込みは、8の倍数である列アドレスで開始する必要が
1ビットは、4番目のチップIDビット（CID3）または追加の行アドレスビット（R17）のいずれかとして拡張をアドレス指定するために予約されています。
コマンドエンコーディング
DDR5コマンドエンコーディング
指示 CS コマンド/アドレス（CA）ビット0 1 2 3 4 5 6 7 8 00 01 02 03 13 アクティブ（アクティブ化）行を開くL L L
行R0–3
銀行
銀行グループ
チップCID0–2 H 行R4–16
R17 / CID3
未割り当て、予約済み LL H V H V
未割り当て、予約済み LH L L L V H V
パターンを書く LH L L H L H
銀行
銀行グループ
チップCID0–2H V
列C3–10V AP H V CID3
未割り当て、予約済み LH L L H H V H V モードレジスタ書き込み LH L H L L
アドレスMRA0–7V H
データMRD0–7V CW V
モードレジスタ読み取り LH L H L H
アドレスMRA0–7V H V CW V
書く LH L H H L BL
銀行
銀行グループ
チップCID0–2H V
列C3–10V AP WRP V CID3
読む LH L H H H BL
銀行
銀行グループ
チップCID0–2H V
列C3–10V AP V CID3
Vref CA LH H L L L
データ V すべて更新 LH H L L H CID3 V L チップCID0–2
同じ銀行を更新する LH H L L H CID3
銀行V H
チップCID0–2
すべてプリチャージ LH H L H L CID3 V L チップCID0–2
同じ銀行にプリチャージする LH H L H L CID3
銀行V H
チップCID0–2
プリチャージ LH H L H H CID3
銀行
銀行グループ
チップCID0–2
未割り当て、予約済み LH H H L L V
セルフリフレッシュエントリ LH H H L H V L V パワーダウンエントリ LH H H L H V HODT V
多目的コマンド LH H H H L
コマンドCMD0–7 V パワーダウン出口、操作なしL H H H H H V
選択解除（操作なし） HX
信号レベルH、高い L、低
V、有効、低または高
X、無関係
論理レベル
アクティブ
非活性
未使用
制御ビット
AP、自動プリチャージ
CW、制御ワード
BL、バースト長≠16
WRP、部分的に書き込む
ODT、ODTは有効なまま
コマンドエンコーディングは大幅に再配置され、 LPDDR4のエンコーディングからインスピレーションを得ています。コマンドは、14ビットバスで1または2サイクルを使用して送信されます。一部の単純なコマンド（プリチャージなど）は1サイクルかかりますが、アドレス（アクティブ化、読み取り、書き込み）を含むコマンドは、2サイクルを使用して28ビットの情報を含みます。
また、LPDDRと同様に、8つの13ビットレジスタではなく、256の8ビットモードレジスタがまた、登録されたクロックドライバチップで使用するために1つのレジスタ（MR7）が予約されるのではなく、モードレジスタの完全な2番目のバンクが定義されます（CWビットを使用して選択されます）。
「書き込みパターン」コマンドはDDR5の新機能です。これは書き込みコマンドと同じですが、範囲は個々のデータではなく、1バイトモードレジスタ（デフォルトはすべてゼロ）のコピーで埋められます。これには通常、通常の書き込みと同じ時間がかかりますが、データラインを駆動しないことでエネルギーを節約できます。また、コマンドバスが早期に解放されるため、複数のバンクへの書き込みがより緊密にインターリーブされる可能性が
多目的コマンドには、データバスのトレーニングとキャリブレーションのためのさまざまなサブコマンドが含まれています。
サポート
インテル
第11世代のRocketLakeCPUは引き続きDDR4を使用します。
第12世代のAlderLake CPUは、DDR5とDDR4の両方をサポートしていますが、マザーボード上に同時に存在することはできません。
リークされたスライドは、Intelの2022 SapphireRapidsプロセッサで計画されているDDR5サポートを示しています。
AMD
Zen 3 Ryzen5000シリーズおよび今後のZen3D6000シリーズCPUは引き続きDDR4を使用します。
リークされた内部AMDロードマップは、2022 Zen 4CPUおよびZen3 + APUのDDR5サポートを示していると報告されています。
参考文献
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外部リンク
メインメモリ：DDR4＆DDR5 SDRAM / JEDEC
DDR5フルスペックドラフトRev0.1 –DDR5規格の未完成ドラフト