C-slowing

C-Slow Retimingは、デジタル回路のスループットを向上させるためにリタイミングと組み合わせて使用​​される手法です。回路内の各レジスタは、Cレジスタのセット(直列)に置き換えられます。これにより、新しい回路に元の回路のCコピーが含まれているかのように、C個の独立したスレッドを持つ回路が作成されます。元の回路の1回の計算では、新しい回路で計算するのにC倍のクロックサイクルが必要です。Cを遅くすると、レイテンシーが増加しますが、スループットは同じままです。
レジスタの数を増やすと、回路のクロック周期を短縮するためのリタイミングによって回路を最適化できます。最良の場合、クロック周期はCの係数で減らすことができます。回路のクロック周期を短くすると、待ち時間が短くなり、スループットが向上します。したがって、マルチスレッド化可能な計算の場合、Cスローイングとリタイミングを組み合わせると、レイテンシーの増加がほとんどないか、最良の場合は、回路のスループットを向上させることができます。
FPGAにはレジスタが比較的豊富にあるため、この手法は通常、FPGAで実装された回路に適用されます。
も参照してください
パイプライン
バレルプロセッサ
リソース
PipeRoute:再構成可能なアーキテクチャ用のパイプライン対応ルーター
ザイリンクスFPGAのシンプルな対称マルチスレッディング
配置後C-ザイリンクスVirtexの低速リタイミング(.ppt)
配置後C-ザイリンクスVirtexの低速リタイミング(.pdf)
RaPiDスタイルのパイプライン化されたFPGAインターコネクトの調査
FPGAでの時間と面積の効率的なパターンマッチング
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カテゴリー: C