XDR2 DRAM

XDR2_DRAM
XDR2 DRAMは、Rambusによって提供されたダイナミックランダムアクセスメモリの提案されたタイプでした。これは、2005年7月7日に発表された及び仕様は、そのため3月26日、2008年にリリースされたの進化、および後継としてラムバスが設計したXDR2 XDR DRAM。
XDR2 DRAMは、ハイエンドのグラフィックカードおよびネットワーク機器での使用を目的としています。
ファブレス半導体企業として、ラムバスはデザインのみを製造しています。XDR2 DRAMチップを製造するには、メモリメーカーと取引を行う必要があり、そうすることへの関心が著しく不足しています。

コンテンツ
1 XDRDRAMからの変更
1.1 シグナリング 1.2 マイクロスレッディング
2 参考文献
3 外部リンク
XDRDRAMからの変更編集

シグナリング
より高いクロックレート（最大800 MHz）に加えて、XDR2差動データラインはシステムクロックレートの16倍でデータを転送し、クロックサイクルごとにピンごとに16ビットを転送します。この「16進データレート」は、XDRの8倍の乗数の2倍です。基本バーストサイズも2倍になりました。
XDRとは異なり、メモリコマンドもこの高いデータレートで差動ポイントツーポイントリンクを介して送信されます。コマンドバスは1ビット幅から4ビット幅の間で変化します。各ビットには2線が必要ですが、これは12線のXDR要求バスよりも少ないですが、アドレス指定されたチップの数に応じて増加する必要が

マイクロスレッディング
現在開いている行からデータをフェッチできる頻度には、基本的な制限がこれは通常、標準のSDRAMの場合は200 MHz、高性能グラフィックスメモリの場合は400〜600MHzです。インターフェイスの速度を上げるには、内部のDRAM周波数制限に違反せずにインターフェイスをビジー状態に保つために、より大きなデータブロックをフェッチする必要が16×800MHzでは、400 MHzの列アクセスレート内にとどまるには、32ビットのバースト転送が必要になります。32ビット幅のチップを掛けると、これは128バイトの最小フェッチであり、多くのアプリケーションにとって不便な大きさです。
一般的なメモリチップは内部で4つの象限に分割され、左半分と右半分がデータバスの異なる半分に接続され、上半分または下半分がバンク番号によって選択されます。（したがって、一般的な8バンクDRAMでは、象限ごとに4つのハーフバンクが）XDR2では、各象限を個別にアドレス指定できるため、データバスの2つの半分が異なるバンクからデータをフェッチできます。さらに、各ハーフバンクからフェッチされたデータは、データバスをフルに保つために必要なデータの半分にすぎません。上半分のバンクへのアクセスは、下半分のバンクへのアクセスと交互に行う必要が
これにより、バンク数が実質的に2倍になり、最小データアクセスサイズが4分の1に削減されますが、アクセスは4つの象限すべてに均一に分散する必要があるという制限が

参考文献
^ 「Rambusは次世代XDRメモリインターフェースを発表します」（プレスリリース）。Rambus Inc.2005-07-07。アーカイブされたオリジナルの2012年8月27日に。
^ Ronnie Lindsay（2005-11-05）、Rambus XDR2は中国台湾から敬意を払われていません、geek.com、2012-08-27にオリジナルからアーカイブ、2009-03-01を取得、中国台湾のメモリメーカーはXDR2を公に敬遠しました、そして、この技術を採用するためのラムバスとの交渉を公に認めた人は誰もいない。今日ライセンスを取得できるXDR2には、真面目な人はいません。
^ Jack Horgan（2005-08-15）、Rambus XDR2：RambusのVictor Echevarriaへのインタビュー、EDACafe.com 、2009年3月1日取得
^ Rambus-マイクロスレッディング、Rambus Inc. 、2009年3月1日取得

外部リンク
RambusホームページのXDR2DRAM
ラムバスが次世代XDR（TM）メモリインターフェイスを発表。マイクロスレッディングを備えた8GHzXDR2 DRAMは、前例のないグラフィックス機能を可能にします
ラムバスXDR2